Analizador lógico de tiempos implementado en arquitectura digital reprogramable

En este artículo se describe la concepción, diseño, simulación e implementación de un analizador lógico de tiempos implementado sobre una arquitectura digital reprogramable. El sistema fue especificado en VHDL [1] e implementado en una plataforma basada en una FPGA (Field Programmable Gate Array) Sp...

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書誌詳細

出版年:	Revista Facultad de Ingeniería Universidad de Antioquia
主要な著者:	Eugenio Duque, José Édinson Aedo, Julián Correa, Alexis Alberto Ramírez, Camilo Torres, Rubén Darío Nieto, Álvaro Bernal
フォーマット:	Artigo
言語:	Espanhol
出版事項:	Universidad de Antioquia 2005
主題:	Ingeniería
オンライン･アクセス:	https://www.redalyc.org/articulo.oa?id=43003407
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