Analizador lógico de tiempos implementado en arquitectura digital reprogramable
En este artículo se describe la concepción, diseño, simulación e implementación de un analizador lógico de tiempos implementado sobre una arquitectura digital reprogramable. El sistema fue especificado en VHDL [1] e implementado en una plataforma basada en una FPGA (Field Programmable Gate Array) Sp...
Salvato in:
| Pubblicato in: | Revista Facultad de Ingeniería Universidad de Antioquia |
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| Autori principali: | , , , , , , |
| Natura: | Artigo |
| Lingua: | Espanhol |
| Pubblicazione: |
Universidad de Antioquia
2005
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| Soggetti: | |
| Accesso online: | https://www.redalyc.org/articulo.oa?id=43003407 |
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