Analizador lógico de tiempos implementado en arquitectura digital reprogramable

En este artículo se describe la concepción, diseño, simulación e implementación de un analizador lógico de tiempos implementado sobre una arquitectura digital reprogramable. El sistema fue especificado en VHDL [1] e implementado en una plataforma basada en una FPGA (Field Programmable Gate Array) Sp...

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מידע ביבליוגרפי

הוצא לאור ב:	Revista Facultad de Ingeniería Universidad de Antioquia
Principais autores:	Eugenio Duque, José Édinson Aedo, Julián Correa, Alexis Alberto Ramírez, Camilo Torres, Rubén Darío Nieto, Álvaro Bernal
פורמט:	Artigo
שפה:	Espanhol
יצא לאור:	Universidad de Antioquia 2005
נושאים:	Ingeniería
גישה מקוונת:	https://www.redalyc.org/articulo.oa?id=43003407
תגים:	הוספת תג אין תגיות, היה/י הראשונ/ה לתייג את הרשומה!