Analizador lógico de tiempos implementado en arquitectura digital reprogramable
En este artículo se describe la concepción, diseño, simulación e implementación de un analizador lógico de tiempos implementado sobre una arquitectura digital reprogramable. El sistema fue especificado en VHDL [1] e implementado en una plataforma basada en una FPGA (Field Programmable Gate Array) Sp...
I tiakina i:
| I whakaputaina i: | Revista Facultad de Ingeniería Universidad de Antioquia |
|---|---|
| Ngā kaituhi matua: | , , , , , , |
| Hōputu: | Artigo |
| Reo: | Espanhol |
| I whakaputaina: |
Universidad de Antioquia
2005
|
| Ngā marau: | |
| Urunga tuihono: | https://www.redalyc.org/articulo.oa?id=43003407 |
| Ngā Tūtohu: |
Kāore He Tūtohu, Me noho koe te mea tuatahi ki te tūtohu i tēnei pūkete!
|