Analizador lógico de tiempos implementado en arquitectura digital reprogramable
En este artículo se describe la concepción, diseño, simulación e implementación de un analizador lógico de tiempos implementado sobre una arquitectura digital reprogramable. El sistema fue especificado en VHDL [1] e implementado en una plataforma basada en una FPGA (Field Programmable Gate Array) Sp...
Sábháilte in:
| Foilsithe in: | Revista Facultad de Ingeniería Universidad de Antioquia |
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| Príomhchruthaitheoirí: | , , , , , , |
| Formáid: | Artigo |
| Teanga: | Espanhol |
| Foilsithe / Cruthaithe: |
Universidad de Antioquia
2005
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| Ábhair: | |
| Rochtain ar líne: | https://www.redalyc.org/articulo.oa?id=43003407 |
| Clibeanna: |
Níl clibeanna ann, Bí ar an gcéad duine le clib a chur leis an taifead seo!
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