Efficient design of 15:4 counter using a novel 5:3 counter for high‐speed multiplication
Abstract This paper proposes an efficient approach to design high‐speed, accurate multipliers. The proposed multiplier design uses the proposed efficient 15:4 counter for the partial product reduction stage. This proposed 15:4 counter is designed using a novel 5:3 counter. The proposed 5:3 counter u...
সংরক্ষণ করুন:
| প্রধান লেখক: | , , , , |
|---|---|
| বিন্যাস: | Artigo |
| ভাষা: | Inglês |
| প্রকাশিত: |
Wiley
2021-01-01
|
| মালা: | IET Computers & Digital Techniques |
| বিষয়গুলি: | |
| অনলাইন ব্যবহার করুন: | https://doi.org/10.1049/cdt2.12002 |
| ট্যাগগুলো: |
কোনো ট্যাগ নেই, প্রথমজন হিসাবে ট্যাগ করুন!
|