A PARALLEL PIPELINED PACKET SWITCH ARCHITECTURE FOR MESH-CONNECTED MULTIPROCESSORS WITH INDEPENDENTLY ROUTED FLITS

In this paper, a packet switch architecture for mesh-connected multiprocessors based on the use of a set of in-put FIFO buffers and an output register matrix controlled by a novel distributed timing-based scheduling scheme is proposed. Simple static routing is assumed, with each packet split into a...

முழு விளக்கம்

நூற்பட்டியல் விவரங்கள்

முதன்மை ஆசிரியர்கள்:	Jamil Al-Azzeh, Mohammed Agmal, Igor Zotov
வடிவம்:	Artigo
மொழி:	Inglês
வெளியிடப்பட்டது:	Scientific Research Support Fund of Jordan (SRSF) and Princess Sumaya University for Technology (PSUT) 2019-08-01
தொடர்:	Jordanian Journal of Computers and Information Technology
பொருள்கள்:	Multiprocessor Mesh topology Packet switching Input-queued switch FIFO-buffer Flit Pipelining Throughput
ஆன்லைன் அணுகல்:	http://jjcit.org/Volume%2005,%20Number%2002/8-DOI%2010.5455-jjcit.71-1556375171.pdf
குறிச்சொற்கள்:	குறிச்சொல்லை சேர்க்கவும் டாக்‌ஸ் இல்லை, இந்த பதிவுக்கு குறிச்சொல் சேர்க்கும் முதல் நபராக இருங்கள்!