Generative AI Assertions in UVM-Based System Verilog Functional Verification

This paper investigates the potential of leveraging artificial intelligence to automate and optimize the verification process, particularly in generating System Verilog assertions for an Advance Peripheral Bus verification environment using Universal Verification Methodology. Generative artificial i...

ver descrição completa

Detalhes bibliográficos

Principais autores:	Valentin Radu, Diana Dranga, Catalin Dumitrescu, Alina Iuliana Tabirca, Maria Cristina Stefan
Formato:	Artigo
Idioma:	Inglês
Publicado em:	MDPI AG 2024-09-01
coleção:	Systems
Assuntos:	System Verilog ChatGPT Universal Verification Methodology System-on-Chip Large Language Models
Acesso em linha:	https://www.mdpi.com/2079-8954/12/10/390
Tags:	Adicionar Tag Sem tags, seja o primeiro a adicionar uma tag!