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Sub-20 nm multilayer nanopillar patterning for hybrid SET/CMOS integration

SETs (Single-Electron-Transistors) arouse growing interest for their very low energy consumption. For future industrialization, it is crucial to show a CMOS-compatible fabrication of SETs, and a key prerequisite is the patterning of sub-20 nm Si Nano-Pillars (NP) with an embedded thin SiO2 layer. In...

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Principais autores: M.-L. Pourteau, A. Gharbi, P. Brianceau, J.-A. Dallery, F. Laulagnet, G. Rademaker, R. Tiron, H.-J. Engelmann, J. von Borany, K.-H. Heinig, M. Rommel, L. Baier
Formato: Artigo
Idioma:Inglês
Publicado em: Elsevier 2020-11-01
coleção:Micro and Nano Engineering
Assuntos:
Single-electron-transistor
Multilayer nanopillars
Si nanodots
E-beam lithography
ICP-RIE
EFTEM
Acesso em linha:http://www.sciencedirect.com/science/article/pii/S2590007220300290
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