Uma nova técnica para medição on-chip de razões de capacitâncias - Campos, Gustavo dos Santos de. (UFRJ, 2012)
[PT]Diversos circuitos eletrônicos, voltados para aplicações na área de instrumentação, como filtros e conversores (A/D e D/A) necessitam que as razões de capacitâncias sejam realizadas com precisão bastante elevada. Visando verificar a precisão nas implementações, após a fabricação do circuito integrado, este trabalho propõe uma nova técnica para medição on-chip das razões de capacitâncias. Baseado numa topologia a capacitores chaveados, a estrutura de medidas é capaz de determinar, através da sua resposta em frequência, a razão de capacitâncias de interesse. A partir da comparação dos valores teóricos e experimentais, os erros de implementação podem ser mensurados. Visando comprovar o funcionamento da estrutura proposta, foi fabricado um circuito contendo quatro matrizes com a mesma razão, porém apresentando diferentes arranjos. Além disso, as mesmas quatro matrizes são copiadas e posicionadas em outra região do circuito integrado, buscando verificar a influência dos efeitos de variação dos gradientes de processo. Resultados experimentais, incluindo valores médios e desvios padrão, são utilizados para caracterização e determinação da matriz que apresentou menor sensibilidade em relação aos erros proporcionados pelo processo de fabricação. Espera-se que este estudo seja capaz de promover novas técnicas para melhorar o desenvolvimento e layout de circuitos integrados.[EN]Important classes of electronic circuits that can be implemented in integrated circuits, for instrumentation applications, such as filters and converters (ADC and DAC), require highly accurate and precise capacitance ratios. In order to verify the accuracy achieved by the fabrication circuit, this work presents a new procedure to measure on-chip capacitance ratios. Based on a switched-capacitor technique, the proposed structure is able to measure, using the circuit frequency response, the capacitance ratios of interest. By comparing theoretical and experimental results, the implemented errors can be analyzed. To verify the effectiveness of the proposed technique, a prototype circuit has been designed comprising four different matrices that realize the same capacitance ratio. Besides, these four matrices have been copied and implemented in a different region of the chip in order to verify the effects caused by the process gradients. Measurement results, including average values and standard deviations, are used to determine the matrix configurations that are less sensitive to process fabrication errors. It is expected that this study provides designers new insights to improve analog device dimensioning and layout techniques.